La industria de hyperscalers enfrenta un escenario de escasez de memoria, aumentos en los precios de DRAM y plazos de entrega prolongados. En respuesta, algunos actores buscan soluciones que parecían inviables no hace mucho: ampliar la capacidad de memoria de los servidores sin comprar módulos DRAM nuevos. Una ruta destacada es el uso de memoria DDR4 reciclada procedente de servidores de desecho, habilitada por la tecnología Compute Express Link (CXL) y su integración con pools de memoria DDR5 en la misma máquina.

Meta ha descrito este enfoque como una expansión de memoria de costo casi cero, a la vez que se reducen los desechos electrónicos y las emisiones de infraestructura. Este movimiento llega en un momento en que las restricciones de suministro de memoria continúan afectando los planes de despliegue de servidores en entornos de computación en la nube a nivel global.

El reto, sin embargo, ha sido que las implementaciones de CXL existentes mostraban rendimientos de ancho de banda mucho menores que la memoria local y latencias significativamente más altas en comparación con la memoria directamente conectada a los sockets del procesador. Además, los productos comerciales de CXL a menudo agrupaban controladores con módulos DRAM, lo que dificultaba la reutilización a gran escala de inventarios DDR4 existentes.

Para superar estas limitaciones, Meta desarrolló un ASIC interno, denominado Vistara, diseñado específicamente para favorecer la reutilización de DRAM con foco en baja latencia, eficiencia energética y uso de memoria reciclada. El stack de software acompaña este esfuerzo; se basa en una solución optimizada basada en Transparent Page Placement (TPP) para determinar la proporción adecuada entre memoria local y expandida para cada carga de trabajo y automatizar la configuración por carga de trabajo, deshabilitando la expansión cuando las latencias no sean aceptables.

Según Meta, la arquitectura ha mostrado un valor práctico suficiente para justificar su despliegue en entornos de producción que manejan requerimientos diversos diariamente. En particular, la compañía reporta reducciones de hasta el 25% en la cantidad de servidores para cargas de inferencia de aprendizaje automático distribuidas y mejoras en la latencia de cachés distribuidas, incluso cuando se utiliza memoria reciclada que puede ser más lenta que la memoria dedicada local.

La economía detrás de esta solución empieza a mostrar señales de que el costo total de propiedad podría compensar la caída en velocidad de memoria. En pruebas internas, las cargas de inferencia distribuidas y las infraestructuras de caché mostraron beneficios en reducción de servidores y menor latencia media, respectivamente. Esto sugiere que, para ciertas aplicaciones, la capacidad adicional puede superar la importancia de la velocidad absoluta de la memoria cuando la escasez o la congestión son las limitantes principales.

Además, el interés por este enfoque parece estar ampliándose más allá de Meta. la misma tecnología de interconexión está captando la atención de fabricantes de semiconductores y desarrolladores de grandes fábricas de aceleradores. Ecosistemas más amplios incluyen iniciativas como Ultra Accelerator Link (UAL), respaldada por AMD, AWS, Google, Microsoft y Meta, con la mira en conectar aceleradores a través de diferentes proveedores de hardware. En las pruebas de Meta, los sistemas de inferencia de ML y las infraestructuras de caché distribuida fueron los dos escenarios evaluados directamente, y ambos mostraron mejoras mensurables al incorporar memoria reciclada vía CXL.

Queda por ver si la reutilización de DDR4 a través de CXL se convertirá en una práctica estándar fuera de entornos de hyperscale. Las consideraciones de rendimiento frente a mayor tolerancia a la latencia, el costo de integración de ASICs internos y la madurez del ecosistema de herramientas y controladores serán factores determinantes para su adopción a gran escala.

Para más detalles y contexto, puede consultarse la cobertura de Blocksandfiles citada en el análisis original.

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